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如下面的例子： vcs -full64 -sverilog $(tbfile) $(rtlfile) 例七中的tb和rtl文件寫兩遍，是不是有點麻煩 我們#好能簡化一下 在makefile中有幾個特殊變量，如$@表示目標，$表示依賴
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所以示例七中的命令可以簡化成： simv: $(tbfile) $(rtlfile) vcs -full64 -sverilog $ 學到到這里你已經可以寫出大部分的makefile了 為makefile增加選項
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但我們還需要進一步學習兩個重要功能：選項和目錄遞歸 我們常需要在仿真時提供一些選項，比如testcase名，是否是post仿真，是否要dump波形 那么怎么實現呢？其實makefile允許從命令行提供額外的變量，格式為optionvalue
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如下面的例子，假設有三個選項，tc、post、dump： 示例八： ifeq ($(post)，1) src : "netlist.v" else src : "rtl.v" endif
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