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首屆 risc-v 中國峰會于本周在上海科技大學舉辦，在本屆上，中科院大學教授、中科院計算所研究員包云崗，發布了開源 risc-v 處理器 —— 香山。他表示，目前 cpu 領域還沒有一個像 linux 那樣的開源主線，因此研發團隊判斷，業界需要一個開源的 risc-v 核，既能被工業界廣泛應用，又能支持學術界試驗想法，目標是像 linux 那樣###少存活 30 年。
香山是在中科院計算所、鵬城實驗室的支持下，通過中國開放指令生態risc-v聯盟聯合業界企業一起開發一款開源 risc-v 處理器核，###量產版本“雁棲湖”計劃于今年7月流片，采用臺積電28nm工藝。
包云崗稱，該項目經過了一年多的準備工作，建立團隊并申請經費。2020 年 6 月 11 日，香山在 github 上建立了代碼倉庫。團隊在 1 年的時間里，25 位同學和老師參與了香山的開發，提交了 3296 次代碼，總行數 5 萬余行，具有 400 多個文檔。
香山是一款開源 risc-v 處理器核，它的架構代號以湖命名。###版架構代號是“雁棲湖”。這款處理器的 rtl 代碼于 2021 年 4 月完成，計劃于 7 月基于 tsmc 28nm 工藝流片，目前頻率為 1.3ghz。
第二版架構代號是“南湖”，這是向建黨 100 周年致敬。“南湖”計劃在今年年底流片，將采用中芯國際 14nm 工藝，目標頻率是 2ghz。
具體來看，“雁棲湖”架構是一個 11 級流水、6 發射、4 個訪存部件的亂序處理器核。在發射寬度上已經可以和一些 arm 處理器核相當，但還未進行充分優化，因此實際性能還有不小的差距。包云崗教授的團隊希望未來通過持續迭代優化“南湖”-->"x 湖"-->"y 湖"-->……，性能達到 arm a76 的水平。
2020 年，團隊基于 chisel 完成了一款 8 核標簽化 risc-v 處理器的測試流片，采用了臺積電 28nm 工藝。研發人員基于 github ci 構建了一套流程化的自動回歸測試框架，這款測試芯片于 2020 年 9 月起，成功在 fpga 上啟動 linux/debian 系統。
“香山”處理器核的開發的重要決策之一，是選擇了敏捷設計語言 chisel，原因是開發效率遠高于 verilog，實現相同的功能，chisel 代碼量僅為 verilog 的 1/5。
“香山”開發過程中的另一個重要決策便是：高度重視構建支持敏捷設計的流程與工具。這為芯片的開發提供了科學的流程，了成功率。此外，研發團隊還開發了十余種各具特色的工具，支撐起這套敏捷設計流程。
了解到，目前香山正在進行下一代架構“南湖”的開發，目標是今年年底流片，基于中芯國際的 14nm 工藝，頻率達到 2ghz，speccpu 分值達到 10 分 / ghz，支持雙通道 ddr 內存以及 pcie、usb、hdmi 等更多功能。
表示，香山處理器的研發得到了北京智源-研究院的支持，北京微核芯公司###的支持。在第二期，還將聯合字節跳動、eswin、優矽科技等合作伙伴共同開發。
作者：信鴿
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